번역: 윤범진 기자
Source: 월간 Embedded World
Date: 2004.2.16
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FPGA와 ASIC의 장점만을 결합
임베디드 FPGA 솔루션

FPGA와 ASIC의 장점만을 결합한 신개념 FPGA 제품이 기존 중간 범위 FPGA시장에 도전장을 던졌다. 하이브리드 ASIC/FPGA 솔루션은 FPGA의 유연성과 ASIC의 효율성을 충족하면서 고성능, 저전력 그리고 경쟁력 있는 가격으로 타임투마켓을 실현한다.

글: 스테판 타마(Stefan Tamme) / 레오파드로직 영업 및 마케팅 부사장 / stefan@leopardlogic.com

한 가지 불변의 법칙은 성공 아니면 파산이라는 명제이다. 이것은 회사들이 그들의 다음 디자인을 구현하는 방법과 어떤 구현 플랫폼을 선택해야 하는지를 결정해야 하므로, 여전히 시간과 돈의 문제로 귀결된다.

주문형반도체(ASIC)의 빠르게 증가하는 마스크 비용과 길어지는 디자인 주기는 제시간에 정해진 예산으로 커스텀 로직 디바이스(custom logic devices)를 생산하기 위해 새로운 솔루션을 필요로 한다. 이런 딜레마는 오늘날 FPGA 시장을 견인하고 있으며 최근 게이트-어레이(gate array)스타일의 디바이스를 부활시켰다. 일부 소수 회사들은 셀-기반 ASIC을 디자인할 여유가 없기 때문에, 그들은 비용면에서 덜 들어가는 솔루션으로 되돌아가거나 상용화된 ASSP(application specific standard product)로 커스텀 로직 디바이스를 교체하려 한다.

FPGA는 ASIC의 커스터마이즈 가능성과 표준 제품에 있어서 규모의 경제를 결합함으로써 훌륭한 대안을 제공한다. 그러나, 이 유연성은 높은 유닛 가격과 전력소비, 더 낮은 용량 및 성능에 따른 높은 가격을 수반한다.

임베디드 FPGA 기술은 새로운 수준의 하이브리드 디바이스에 ASIC의 용량과 성능으로 FPGA의 유연성과 타임투마켓의 결합을 가능케 함으로써 일석이조의 이점을 제공한다. 시장조사기관인 In-Stat/MDR에 의하면, 이 시장은 연평균 성장률 115%로 2007년에는 6억5,000만 달러 이상 급상승할 것으로 전망된다.

양자택일과 절충

시스템 회사들은 그들에게 부가가치와 제품의 차별화를 제공하는 융통성 있는 칩 레벨 솔루션을 필요로 한다. 짧아지는 제품수명과 증가하는 성능 및 용량은 오늘날 시장수요에 맞추기 위하여 혁신적인 IC 기술의 사용을 요구한다.

ASIC, FPGA, ASSP를 비롯하여 전통적인 디자인 방법들은 이러한 요구를 일부 충족시켜 주기는 하지만, 다른 면으로는 심각한 결점을 가지고 있다.

• ASIC의 딜레마: ASIC은 일단 생산에 들어가면 양호한 가격/성능 절충을 제공하지만, 거대한 규모의 ASIC 디자인, 툴, 마스크 비용은 EDA 툴과 교육그리고 제조비용으로 수백만 달러를 투자할 여력이 없는 대부분의 회사들에게는 부담스러운 것이다. 또한 유연성이 없는 ASIC 디자인 플로와 하드와이어드(hardwired) 구현은 신속하게 이동하거나 시기적절하게 신흥시장 기회를 잡는데 필요한 유연성을 제공해 주지 못한다. 통신 인프라 같은 많은 애플리케이션들은 현장 업그레이드 가능성을 중요한 요건으로 가지고 있기 때문에 유연성의 부족은 또다른 문제를 제기한다.

• FPGA의 딜레마: FPGA는 타임투마켓 문제와 ASIC의 유연성 부족을 해결해 준다. 그리고 부담스런 선행 툴 구입비용과 NRE(non-recurring engineering) 비용을 피할 수 있게 해준다. 그러나, 높은 FPGA 가격은 가격에 민감한 애플리케이션에서 FPGA의 사용을 제한한다. 제한된 용량과 고전력소비, 낮은 성능이 비실용적이거나 경제적으로 구현 가능성이 없는 많은 애플리케이션에 FPGA를 사용하게 하는 기술적 기준이다.

• 반도체 회사들이 상용 제품으로 공급하는 ASSP는 선행 비용과 유닛 가격측면에서는 좋은 절충점이 되는 것처럼 보이며, 보통 주어진 애플리케이션에 대해 최적화된 구현을 제공한다. 그러나, 문제는 많은 시스템에서 특정 제품 요건을 충족시키도록 ASSP가 커스터마이즈되거나 채택될 수 없다는 것이다. 또한 ASSP는 제품을 차별화시켜 줄 여지가 조금 밖에 없고, 전체 제품 영업이익의 상당 부분이 OEM에서 ASSP 벤더에게로 전환된다.

최근 재구성 가능한 프로세서 어레이를 사용하여 로직 디바이스들을 대체하려는 시도가 일어나고 있다. 그러나, 이 아키텍처의 주요 문제는 근본적으로 다른 디자인 방법론과 프로그래밍 모델이다. 사용자들은 개발을 처음부터 시작해야 하고, 기존 IP 블록이나 설계 툴을 재이용할 수 없다. 디자인 플로는 복잡하고 효율적인 결과를 생산하기 위해 학습시간이 너무 길다.

시장동향

90nm 공정기술은 전망에 의하면 상황이 나빠지거나 아니면 좋아질 수 있다. 마스크 비용은 계속해서 상승하고 디자인 및 툴링(tooling) 비용도 통제 수준을 벗어나겠지만 모든 공정 로드는 FPGA 기반 제품을 더욱 매력적으로 만들 것이다. 대부분의 제품에 있어서 반도체 가격은 더 이상 주요 가격 인자가 아니다. 이제는 NRE, 패키징, 테스트 비용이 지배적인 가격 주도 인자가 되었다.

역사를 돌아보면, 디스크 용량은 컴퓨터에 저장되는 데이터의 양과 명령 소프트웨어(mandated software)의 효율을 제한한다. 따라서 소프트웨어 개발자들이 라이브러리와 컴포넌트 기반 방법론으로 이동함에 따라, 저비용 스토리지의 출현은 프로그래밍에 있어서 새로운 지평을 열었다.

더 큰 디자인이 기존 컴포넌트(예를 들면, 반도체 IP 블록)와 결합함으로써 오늘날 이같은 경향이 칩 디자인에서도 나타나고 있다. 산업계가 디바이스 가격을 계속해서 낮추어감에 따라, 더 많은 관심이 유연한 구현과 짧은 개발주기에 모아짐으로써 현재 다이 면적에 대한 관심은 더 이상 중요하지 않게 될 것이다.

대부분의 OEM들은 한 때 그들의 컴포넌트 가격을 낮춰 줄 만병통치약으로 믿었던 내부적인 COT(customer owned tooling) 플로를 포기하고 아웃소싱과 전통적인 ASIC 벤더들을 이용하는 ASIC 스타일의 디자인 플로로 되돌아가고 있다. 디자인이 최대의 성능과 많은 용량 또는 아주 낮은 전력을 요구할 때마다, 물량과 가격대가 맞는 한 아마도 표준 셀 ASIC은 선택될 것이다.

한편 FPGA는 물량이 적은 애플리케이션과, 물량은 많지만 복잡성이 낮은 애플리케이션에 있어서 전망이 밝다.

그러나 이러한 옵션이 어느 쪽도 효과적이지 않은 디자인의 수가 계속 증가하고 있다. 최신 통계는 약 80%의 ASIC이 수명의 500K 유닛을 결코 초과하지 못한다는 것을 보여준다. 현재 중간 범위의 디자인 복잡성은 약 1.2M 게이트(800K 로직과 400K 메모리)이다. FPGA 벤더들의 주장에도 불구하고, 가장 큰 FPGA조차 아직 1M 로직 게이트 기록을 깨지 못했다. 결과적으로 많은 ASIC 유저들이 실용적인 다른 대안을 추구하고 있다.

이러한 경향으로 인해 ASIC이나 FPGA 어느 한쪽만으로 효과적으로 해결할 수 없는 디자인의 수가 증가하고 있다.

그림 1은 연간 1,000 유닛과 10만 유닛의 물량 범위에서 FPGA와 표준 셀 ASIC 간의 시장 갭을 보여준다.

Figure 1. FPGA와 ASIC간의 시장 갭

게이트 어레이의 르네상스인가?

이렇게 빠르게 성장하는 중간 범위의 로직 시장에서 기회를 잡기 위해 많은 노력이 진행중에 있다. 구성 가능한 프로세서 어레이 같은 약간의 비법 외에, 여러가지 형태의 게이트 어레이가 부활하고 있다. 분석가들이 이 디바이스를 멸종위기의 것으로 분류함으로써 벤더들은 "게이트 어레이"라는 용어를 사용하지 않기 위해 주의하고 있다. 그러나, 이것은 이 카테고리에 확실히 분류된다.

이렇게 말하는 데는 아무런 오류가 없지만, 대부분의 이런 뉴에이지 게이트 어레이는 매출과 직결된 유연성과 개발시간 단축에 있어서 어떤 근본적인 문제들을 해결하지 못한다. 그들은 디자이너가 디바이스 벤더에게 넷리스트(netlist)나 RTL을 제공하고, 몇 주 동안 기다리고 나서 타이밍 종료가 불가사의하게 일어났기를 기대하는 전통적인 ASIC 모델을 아직도 사용한다. 만일 그렇지 않다면, 디자인이 마침내 타이밍 종료를 충족시키고 생산에 들어갈 수 있을 때까지 이과정은 반복된다. 대부분의 벤더들은 커스터마이즈를 위해 2개에서 4개의 금속 층을 사용한다. 이것은 마스크 비용과 TAT(turn around time)을 줄여주지만, 여전히 기본적으로 10만 달러 이상의 마스크 가격과 6내지 8주의 TAT를 요구한다.

하이브리드가 미래

최근 임베디드 프로그래머블 로직 코어의 등장은 유연하면서 더욱 더 비용효과적인 하이브리드 디바이스 플랫폼의 디자인을 가능하게 했다. 이러한 플랫폼은 디지털신호처리기(DSP)와 패킷 프로세싱같은 다양한 애플리케이션에 이상적이며 매력적인 가격대에 양산소요시간을 단축할 수 있다. 임베디드 FPGA는 미래 SoC 디바이스의 기본이 되는 빌딩 블록의 하나가 되기 위해 임베디드 메모리와 임베디드 프로세서의 뒤를 이을 것이다.

큰 데이터 경로 기능처럼 고정되어 있거나 위험도가 낮은 디자인 기능은 ASIC 패브릭에 구현되는 반면, 현장 업그레이드가 가능해야 하는 위험도가 높은 블록과 기능들은 FPGA 코어에 배치된다. 이러한 분할방식은 FPGA 같은 디자인 주기와 유연성을 제공하는 동시에 ASIC 같은 성능과 전력 그리고 가격을 달성할 수 있게 해준다.

그림 2는 위험을 완화하고, 빠른 파생제품을 가능하게 하며 표준 및 상호운용성 요건을 충족시킬 수 있도록 하기 위해 디자인 유연성을 요구하는 몇몇 핵심 영역을 특정 짓는 일반적인 SoC 블록 다이어그램을 보여준다.

Figure 2. 하드와이어드와 유연한 기능 간의 분할

많은 칩 시장들이 계속해서 분리되어감에 따라, 하이브리드 디바이스들은 디자이너들에게 그들의 디자인을 분할할 새로운 대안을 제시해 줄 것이다. 예전에는 디자이너들이 유연성, 성능 대비 가격 및 전력을 제대로 절충하기 위해서 디자인을 여러 디바이스들로 분할해야 했다. 이러한 분할은 디자인 공정에서 초기에 일어나야만 했으며, 긴 ASIC 설계주기의 원인이 되었다. 이러한 접근방법으로는 시스템 분할이 최적화될 수 없으며, 후에 변경할 수도 없다.

그림 3은 비용과 유연성 측면에서 서로 다른 접근방법들을 비교한 것이다. 비용은 유닛 가격과 총 NRE를 고려하여, 총소유비용(TCO)으로 측정된다. 유연성은 설계 변경에 필요한 타임투마켓과 TAT로 측정된다.

Figure 3. 유연성/비용 비교

하이브리드 ASIC/FPGA 솔루션은 사용자들이 풍부한 기존 IP 블록, 방법론 그리고 설계 툴들을 이용할 수 있게 함으로써 가장 효과적인 절충을 가능하게 한다. 이러한 디바이스들은 디자인의 고정 블록에 대해서 더 효율적인 ASIC 로직을 이용하면서도 FPGA 같은 즉각적인 설계 변경을 가능하게 한다. 이러한 특징은 하이브리드 디바이스들을 틈새시장 제품을 위한 혁신적인 다음 발전 단계로 진입시킨다.

전자장비 시장이 회복되면, 신제품을 신속하게 디자인하고 비용효율적인 전개에 대한 요구가 급증할 것이며, 하이브리드 디바이스들은 엄청난 기회를 맞게 될 것이다.

About the Author

Stefan Tamme is vice president of sales & marketing at Leopard Logic, Inc. and has over 15 years of marketing, sales and engineering experience in semiconductors, systems and software. Prior to Leopard Logic, he served in the same role at AXYS Design Automation. Formerly, he ran the U.S. operations and international business development for Sican (now sci-worx). He began his career developing sensor systems and later joined Bosch as a software developer. stefan@leopardlogic.com; 650-400-5151